가로채널 다운로드

수평 채널 셀은 수직 제어 게이트(VG) 및 수직 선택 게이트(VG)를 가지고 있다는 점에서 수직 채널 셀과 다릅니다. 수직 게이트 셀은 2009.22에서 삼성에 의해 제안된 BL 및 WL은 폴리 Si 채널의 여러 스택의 증착 전에 형성된다. 수직 게이트는 수평 폴리-Si 채널 패터닝 후 형성된다(도 2.37). 간단한 공정 흐름은 도 2.38에 도시되어 있다. BL은 먼저 제작된 다음 WL이 그 위에 형성됩니다. 다음으로, p형 폴리-Si를 가진 다중 활성 층이 형성되고, 패터닝은 다중 활성 층상에서 수행된다. 셋째, 전하 트랩 층(ONO)은 패턴화 된 활성 층 위에 증착된다. VG는 연속적으로 형성되고 WL에 연결됩니다. 마지막으로, DC 및 소스 Vbb의 수직 플러그는 접촉 이온 임플란트 후 BL 및 SL에 연결됩니다.

N+ 도핑된 소스와 p 형 활성 층은 SL에 전기적으로 연결됩니다. 세로 WL은 가로 WL과 정렬해야 합니다. 정렬 불량및 공정 단계가 복잡하지 않도록 수평 WL 피치를 축소하기가 어렵습니다. 다른 TF=false에서 채널 삭제가 있으면 이전 채널이 유지되고 새 채널은 기간을 전환할 때 선택한 기간에 추가됩니다. 다른 TF=true에서 채널 삭제(기본값)가 제거되면 이전 채널이 제거되고 시간 전환 중에 새 채널이 새 기간에 플롯됩니다. 표시기는 수평 채널 돌파 중에 거래됩니다. 그것은 극단적 인 포인트를 초과하는 가격을 검색하고 Fibo 수준을 사용하여 목표를 정의합니다. 수평 채널은 저항의 상부 라인과 지원의 낮은 라인 사이에 포함 된 가격을 표시하기 위해 변수 피벗 최고와 최저를 연결하는 추세선입니다. 수평 채널은 가격 범위 또는 측면 추세라고도합니다. 이제 솔루션을 검사적으로 수행할 수 있으며, 수평 채널에서 호수 배출 문제의 해결 방법을 설명하는 단일 곡선을 만들 수 있습니다.

또 다른, 더 복잡한, 방법은 도 2.41.24 꼬인 BL 레이아웃의 개략도도에 도시되어 있다 2.42 및 2.43, 이는 `VG 꼬임-BL 셀`로 여기에서 불릴 것이다. 8개의 수평 폴리-Si 레이어가 누적되면 하나의 수평 평면 내부에 있는 메모리 셀 덩어리가 8 × 2 × M 그룹 (페이지)으로 나뉘며 M은 하나의 NAND 문자열의 월수입니다. 첫째, 하나의 수평 평면의 메모리 셀은 두 부분 (짝수 및 홀수 폴리 Si 선)으로 나뉩니다. 다음으로, 하나의 WL에 연결된 짝수(또는 홀수) 셀은 8페이지로 나뉩니다(폴리Si 스택 수와 동일). 짝수 (또는 홀수) 연속 8 NAND 문자열의 한 세트 (각 폴리 Si 채널은 0에서 7까지 페이지가 할당) 하나의 BL을 공유하고, 8 개의 개별 SSL (선택 트랜지스터)는 8 개의 문자열 중 하나의 폴리 Si 채널을 선택합니다. 심지어 셀 그룹은 NAND 스트링의 한 쪽 가장자리에서 BL에 접촉하고, 홀수 셀 그룹은 또한 NAND 문자열의 다른 가장자리에 BL 접촉을 가지고있다. 각 BL 폴리 플러그는 하나의 BL 패드 (빨간 원)에 하나의 연결을 가지고 있으며, 다른 폴리 플러그는이 BL 패드 (흰색 원)에 연결되지 않습니다 (그림 2.42 (b)). 가로 채널은 모든 시간 프레임에서 발견되는 친숙한 차트 패턴입니다. 구매 및 판매 힘은 브레이크 아웃 또는 고장이 발생할 때까지 수평 채널에서 유사합니다. 수평 채널은 강력하지만 종종 간과 차트 패턴입니다.